一文看懂3D TSV
来源：本文由IC字幕组 辰 翻译自2014年ChipScaleReview第三期 ，Gab校对修改，谢谢。
嘿，你是否好奇，芯片技术如何突破物理极限？当前，3D封装技术正以风暴之势席卷半导体行业，引爆全球关注。随着摩尔定律趋缓，3D封装技术已强势崛起，成为新一代性能引擎。巨头们纷纷重金布局，抢夺战略制高点。
图1揭示了3D封装技术的四大应用战场与量产前景，涵盖存储芯片堆叠、宽I/O存储/逻辑堆叠、宽I/O DRAM以及宽I/O接口（2.5D IC），每一种都针对不同场景，展现战术的多样性。
图1：Potential application and high-volume manufacturing of 3D IC integration
存储芯片堆叠
图1最左端是三星2006年推出的简易存储芯片堆叠方案，适用于DRAM或NAND闪存，I/O数少于100。关键点在于，这种堆叠附于有机基板，即使八芯片叠加，总厚仍低于普通芯片。受成本与引线键合技术竞争影响，TSV存储堆叠尚未在消费领域量产。三星正为下一代服务器研发DDR4 SDRAM，可能采用此技术。
宽I/O存储或逻辑堆叠
图1左二展示宽I/O存储器，集成低功耗宽带存储，引脚数达数千。它作为有源转接板，由TSV结构的CPU/SoC支撑，连接有机基板。为满足智能手机等移动需求，三星等已推出样品。但设计基础设施如行业标准、商业模式和定价策略仍需完善，逻辑堆叠也属此类。
宽I/O DRAM（HMC）
图1右三显示宽I/O DRAM。三星多次发布相关论文，2011年IEEE ISSCC上展示带TSV的主控制器逻辑芯片搭载两个DRAM的样品。此DRAM的TSV和引脚数略超1000，JEDEC标准定义其具1200个I/O引脚。近日，HMC联盟宣布年底发布行业规范，瞄准高性能网络、工业等领域，IBM建议用于高端服务器。
无源转接板的宽I/O接口（2.5D IC封装）
图1最右显示用于路由/通信/高性能应用的宽I/O接口。摩尔定律芯片如Memory/ASIC/CPU的I/O数在几百到几千，由带TSV和RDL的硅片连接。示例取自Xilinx论文，其FPGA采用TSMC 28nm工艺，转接板为65nm，顶部四个RDL使FPGA间近距离高速通信。
下面探讨这四类应用的技术流程与3D IC集成量产。HMC中存储堆叠和DRAM厚≤50μm，有源/无源转接板厚≤200μm。本文聚焦芯片-晶圆键合，暂不涉及材料、设备及EDA，也不讨论三星、台积电等纵向一体化公司。
TSV时代之前的技术流程
TSV前技术流程已明确定义：FEOL在fab中完成器件图形化，BEOL在fab中处理金属层连接，OSAT负责测试、凸点、减薄、组装等后道工序。
TSV时代的技术流程
TSV时代流程分三部讨论：
A）谁制造TSV？
B）谁负责MEOL？C）谁执行关键步骤（包括FEOL、MOL、BEOL、TSV、MEOL、组装和测试）及谁完成图1所示四种3D封装制程。
A）谁制造TSV
不同TSV制造工序影响多重因素，需区分：
Via-First工艺：TSV在FEOL前制造，仅能由fab完成，因器件制备优先级更高。Via-Middle工艺：TSV在FEOL和MOL后、BEOL前制备。因流程兼容，通常也由fab完成。
图2:Critical steps and ownerships for (face-to-back) wide I/O memory using the TSVvia-middle fabrication process.
Via-Last工艺（从晶圆正面）：FEOL、MOL和BEOL后制造TSV，尚无论文报道。
Via-Last工艺（从晶圆背面）：FEOL、MOL和BEOL后制造TSV，如CMOS图像传感器，但非严格3D IC集成。因技术问题，应避免此工艺直至解决。
图3:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-middle fabrication process.
综上，对3D IC有源器件晶片，via-middle工艺更理想，且因fab具备设备与专业知识，应由其制造TSV，成本不足器件晶片的5%。无源TSV转接板则不同：fab和OSAT皆可生产，取决于RDL线宽间距。通常OSAT处理微米级，否则归fab。
B）谁负责MEOL工艺
所有TSV为盲孔，后续工序如焊料凸点、临时粘合、减薄、TSV露点等统称MEOL。除纵向一体化公司，最好由OSAT完成。
C）量产3D封装的关键步骤分工
C.1）TSV Via-Middle工艺制造宽I/O存储器（面对背）：图2展示关键步骤与工厂。FEOL和MOL后，fab通过DRIE、PECVD、PVD、电镀铜填充和CMP制造TSV，再完成BEOL。MEOL由OSAT处理UBM、临时粘合、研磨、蚀刻等，之后进行C2W键合、切割、组装和测试。
C.2）TSV Via-Middle工艺制造宽I/O存储器（面对面）：FEOL、MOL、TSV和BEOL同面对背工艺，但后续不同：TSV晶片临时粘合载体1，研磨后完成Cu显露和UBM，再粘合载体2，进行C2W面对面键合，最后切割、组装、测试，如图3。
C.3）TSV Via-Last工艺（从背面）制造宽I/O存储器（面对背）：图4显示关键步骤。FEOL、MOL和BEOL后，进行UBM和C4，临时粘合载体，背面研磨、TSV制造、钝化/开口及UBM，再由OSAT完成C2W键合、剥离、切割、组装和测试。
图4: Critical steps andownerships for (face-to-back) wide I/O memory using the TSV via-last from thebackside fabrication process.
C.4）TSV Via-Last工艺（从背面）制造宽I/O存储器（面对面）：FEOL、MOL和BEOL同面对背工艺，但UBM后器件晶片粘合载体1如图5，背面研磨、TSV加工、钝化/开口，再UBM、C4并粘合载体2，剥离载体1后C2W面对面键合，最后切割、组装、测试。
图5:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-last from the backside fabrication process.
从图4和图5看，TSV可由fab或OSAT制造，但fab因流程难回，OSAT因技术挑战如对齐问题，应避免此工艺直至问题解决。
C.5）TSV Via-Middle工艺制造宽I/O DRAM：DRAM和SoC/logic晶片的FEOL、MOL、TSV和BEOL后，SoC/logic按图2面对背或图3面对面步骤操作。DRAM先UBM、微凸点，临时粘合载体，研磨减薄、铜暴露和UBM，再剥离、切割成芯片，如图6。接着C2W键合（如2-8堆叠），剥离载体后切割成混合封装体，组装、测试。
图6:Critical steps and ownerships for wide I/O DRAM using the TSV via-middlefabrication process.
C.6）TSV Via-Middle工艺制造宽储存器芯片堆叠：关键步骤同宽I/O DRAM，如图6。但存储芯片堆叠通过先堆叠TSV芯片再连接基板、灌胶成型实现，后接印刷电路板如RDIMM。
C.7）2.5D IC封装技术制备TSV/RDL无源转接板：图7显示关键步骤。钝化层沉积后，制造TSV、构建RDL并钝化/开口。UBM后临时粘合载体1，背面研磨、蚀刻、钝化和铜暴露，再UBM、C4并粘合载体2。器件晶片微凸点后切割成芯片。剥离载体1，C2W键合器件芯片与TSV晶片，剥离载体2后切割成TSV模块，组装、测试。TSV和RDL制造取决于RDL线宽间距：微米级由OSAT处理，否则归fab。多数设计公司倾向fab制造盲孔TSV和RDL，再交OSAT进行MEOL、组装和测试。
图7:Critical steps and ownerships for 2.5D IC integration with a TSV/RDL passiveinterposer.
总结
本文剖析3D IC集成制造的技术流程，探讨FEOL、MOL、BEOL、TSV、MEOL、封装、测试等关键步骤与负责工厂，及其对存储芯片堆叠、宽I/O存储器、宽I/O DRAM和宽I/O接口等应用的适用性。重要结论如下：
对器件晶片，应避免背面via-last工艺直至问题解决；via-middle工艺是正途，应由fab完成。
对无源转接板，TSV可fab或OSAT制造；RDL线宽间距3μm时两者皆可，否则归fab。
对器件和转接板晶片，MEOL、封装和测试应由OSAT完成（纵向一体化公司除外）。MEOL步骤繁多，OSAT需为高量产工艺备妥。
为顺畅转移TSV晶片，需加强电、热、机械性能测试方法研发。
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